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I n h a l t s v e r z e i c h n i s

 


 

4.4.3. RAS/CAS-Erzeugung (CLK2/LOGIC/1)

 

  Die zuvor erläuterten Zustandsfolgediagramme sind in Abb. A-3 realisiert. Die 3-auf-1 - Multiplexer N3, N4, N13, N14 und N15 schalten zwischen den verschiedenen Modi um. Aus in den Blöcken RASZYK, CASZYK und RFSHZYK erzeugten Impulsen werden in getakte­ten RS-Flip-Flops die Signale RASY und CASY gewonnen. Sie ent­sprechen dem RAS- und CAS-Signal der D-Rams. RSWA und CSWA lösen im Modul ADRE das Anlegen der dazugehörigen Adressen aus.

  Das im Block CASZYK enthaltene Schieberegister bestimmt mit seiner Länge im Wiedergabemodus den Pixeltakt. Derzeit beträgt dieser, wie bereits beschrieben, 1/5 des Systemtakts von 32MHz. Das D-RAM-Timing erlaubt eine CAS-Zykluszeit von minimal 85ns. Der CAS-Zyklus könnte also auf 4 oder sogar auf 3  Taktzyklen (=94ns) verkürzt werden. Falls die Vertikalsteuerung entsprechend angepaßt wird, wäre dadurch eine weitere Verkleinerung der darge­stellten Bilder auf 1/5 oder ca. 1/7 der ursprünglichen Größe möglich. Durch die entsprechen verringerte Zeilenzahl könnten in dem vorhandenen Speicher entsprechend mehr Bilder untergebracht werden, was z.B. für die Anwendung des Bildspeichers im Consumer-Bereich interessant sein könnte.