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I n h a l t s v e r z e i c h n i s

 


 

4.7.2. Datenflußsteuerung (PROZ/LOGIC/1)

 

  Bei aktivem CSN-Signal des CPU-Moduls liefert der Adreßdekoder N1/N2 eines der Signale Y0 bis Y15. Y0, Y1 und Y2 erzeugen bei Schreibzugriffen (RWN=0) und aktivem PHI2-Signal die Schreibim­pulse WPRAS, WPCAS und WPROW1.

  Y4 und Y5 steuern die Erzeugung der Signale CPIX und RECRQ. Schreibzugriffe setzen das entsprechende Signal; Lesezugriffe löschen es. Das Setzen eines der Signale führt automatisch zum Löschen des jeweils anderen. Dadurch kann der verbotene Modus (CPIX=1 und RECRQ=1) nicht angewählt werden.

  Über Y8 kann auf den Zwischenspeicher für den Luminanz-Anteil des Bildspeichers zugegriffen werden. Dabei wird über CSCPU auch ein D-RAM-Speicherzyklus ausgelöst, der das nächste Pixel schreibt bzw. liest. Y9 ermöglicht den Zugriff auf den Zwischen­speichers der Chroma-Information. Dabei wird kein Speicherzyklus erzeugt, wodurch in zwei Schritten über den 8Bit-Datenbus des Mikroprozessors auf den 16 Bit breiten Speicherbus zugegriffen werden kann.

  Y11 kontrolliert ein Parallelport in PROZ, über das die Inter­ruptverwaltung abgewickelt wird. Y12 dient zum Zurücksetzten von Interruptanforderungen.