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I n h a l t s v e r z e i c h n i s

 


 

4.6.2. Horizontalsteuerung (SYNC/LOGIC/1)

 

  Der Eingangstakt von 8MHz wird durch den 9Bit Horizontalzähler, aufgebaut aus N3 und N1, durch 512 auf 15625Hz (entsprechend 64µs), also auf Zeilenfrequenz heruntergeteilt. Diese wird als Signal VENA an den Zeilenzähler in der Vertikalsteuerung weiter­geleitet. Eine Zeile im Videosignal beginnt mit der vorderen Flanke des H-Pulses. Dies entspricht einem Zählerstand des Hori­zontalzählers von Null. Aus den Zählerständen des Horizontalzäh­lers werden alle horizontalen Signale abgeleitet. Dazu werden die Zählerstände, bei denen das jeweilige Signal eine steigende bzw. fallende Flanke zeigen soll, durch AND-Gatter auskodiert und auf getaktete RS-Flip-Flops geführt. Diese besitzen eine Vorrang­schaltung auf dem Rücksetzeingang, so daß sie bei gleichzeitigem Setz- und Rücksetzsignal definiert zurückgesetzt werden. Dies wird in der vorhandenen Ansteuerung ausgenutzt, wodurch sich die vorgeschaltete AND-Verknüpfung vereinfacht.

  Das Signal DISPLAY ist in dem Teil einer Zeile aktiv, in dem das Bild enthalten ist. HA bis HE sind Impulsfragmente, die in der CSync-Erzeugung zur vertikalen Austastlücke zusammengesetzt werden. HA entspricht außerdem in seinem Timing dem H-Puls. Mit CSXMASK werden im Aufnahmemodus die Trabanten, die sich in der V-Lücke befinden aus dem externen CSync-Signal ausmaskiert.

  Die Schaltung vor dem Horizontalzähler schaltet diesen, gesteu­ert durch RECAK, in den Aufnahme- bzw. in den Wiedergabemodus. Im Wiedergabemodus läuft der Zeilenzähler frei. Im Aufnahmemodus wird er auf das externe Videosignal synchronisiert. Dies ge­schieht durch das Signal CSEXTP, das im Wiedergabemodus am Anfang jeder Zeile den Horizontalzähler zurücksetzt.

  Durch das RS-Flip-Flop N2 wird verhindert, daß bei ausbleiben­den CSEXTP-Impulsen der Horizontalzähler 'überläuft'. Bei Errei­chen seines maximalen Zählerstands von 511 wird er angehalten und erst beim nächsten CSEXTP-Impuls wieder gestartet.

  Das Signal MUXRES wird über den Buffer P3 mit VCC bzw. VSS, also mit logisch '1' bzw. '0' verbunden. Für die Implementation der Schaltung liegt es auf VCC und maskiert so den Rücksetzein­gang RESI und den Testeingang TESTI, so daß diese im LCA nicht mehr vorhanden sind. Die daraus abgeleiteten Signale SRES und TEST liegen dann fest auf logisch '0'. Dies betrifft die OR-Ver­knüpfungen vor den Rücksetzeingängen der RS-Flip-Flops, von denen P18, P19, P26 und P34 dadurch entfallen. Sie sorgen während der Simulation dafür, die Schaltung zurückzusetzen, was im LCA ohne­hin nach der Konfigurationsphase geschieht.