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I n h a l t s v e r z e i c h n i s

 


 

3.1.1. Configurable Logic Block (CLB)

 

  Jeder CLB enthält zwei flankengetriggerte D-Flip-Flops mit Taktfreigabeeingang (Clock Enable) sowie entweder eine kombinato­rische Verknüpfung mit fünf Eingängen oder zwei mit je vier Ein­gängen. Die Ein- und Ausgänge der CLBs sind über Pins mit den Verdrahtungskanälen und damit mit anderen CLBs oder IOBs verbun­den. Die Verknüpfung ist als Look-Up-Table ausgeführt; die Durch­laufverzögerung ist daher von der Art der Verknüpfung unabhängig. Sie beträgt bei 70 MHz-Typen 8ns.